Icarus verilog for windows

How to install Icarus Verilog to start coding Verilog:

When it comes to learning Verilog, many of the popular tools like Xilinx, Intel Quartus Prime, Vivado Design Suite, and ModelSim are often the first names that come to mind. However, these tools can be quite heavy, usually more than 20 GBs and in some cases near to 100 GB, consuming significant system resources, and they may not always be free or fully compatible with the latest versions of Windows, such as Windows 11.

If your primary goal is to learn Verilog without the overhead of these resource-intensive tools, there’s a much simpler solution which is Icarus Verilog —a lightweight tool that’s incredibly easy to install, occupies just a few hundred megabytes including all dependencies, and is fully compatible with Windows 11. A couple of 100’s of MBs for Icarus Verilog versus more than 20 GBs in case of many commercial tools, is a huge difference. Icarus Verilog is the perfect choice for anyone looking to master Verilog without the hassle.

In this article, we will see how to:

• Download and install the Icarus Verilog
• Write Verilog code using Icarus Verilog
• Write the test bench for our design
• View the signal waveforms.
• Integrate Icarus Verilog with Visual Studio Code IDE, for a smooth and professional code-writing experience.

To install Icarus Verilog, one prerequisite is having the C compiler (GCC) installed on your system. If you have the C compiler installed on your system, you can continue for the next steps. If C compiler is not installed, please refer to this article in which all steps are shown to install the C compiler and integrated that with Visual Studio Code.

Two methods of installing Icarus Verilog:

We will explore two methods to install Icarus Verilog:

1. Using installer from the website
2. Using MSYS2 (MSYS2 is a software installation and building platform for windows. MSYS2 can handle the dependencies and updates very effectively)

1. Installation using Installer from Website:

Go to the link: https://bleyer.org/icarus/

Choose the latest stable release available there. At present the latest stable release is shown here:

Картинка с сайта: learningorbis.com

Run the installer and follow the simple steps to install. It will be installed in the C drive. Don’t forget to install GTKWave which will be used to view the waveforms, when asked in a window as shown:

Картинка с сайта: learningorbis.com

After the installation, we should verify if the Icarus Verilog has been successfully installed. For that, we need to open the command prompt. Go to the Windows Search Bar and type CMD and hit enter. The command prompt window will open as shown below:

Картинка с сайта: learningorbis.com

Write the following command:

>iverilog

You might see the error that iverilog is not recognize as internal or external command, as shown below:

Картинка с сайта: learningorbis.com

The reason is that Icarus Verilog was installed in the C drive:

Картинка с сайта: learningorbis.com

And inside iverilog folder there is a folder bin, inside which we have the iverilog application.

Картинка с сайта: learningorbis.com

So we need to tell Windows about this path (C:\iverilog\bin) so that it is accessible in the whole system.

Now go to Windows Search bar and search for “Environment Variables” and click “Edit the system environment variables”. This window will open:

Картинка с сайта: learningorbis.com

Click “Environment Variables” at the bottom of the above window. A new window will open and we need to edit the path variable in the lower section:

Картинка с сайта: learningorbis.com

Select the Path variable and Click “Edit” to edit it. This window will open:

Картинка с сайта: learningorbis.com

Here click “New” to add a new path and paste the path C:\iverilog\bin. Then Click “OK” a couple of times.

Now you can open the command prompt again (using CMD in Windows search bar) and verify the installation of Icarus Verilog with this command:

>iverilog

Now you should get the information similar to this:

Картинка с сайта: learningorbis.com

We can also view the version of Icarus Verilog installed by the command

>iverilog -V

The output will show full details of Icarus Verilog along with the version installed.

2. Installation using MSYS2:

Now let’s see how to install Icarus Verilog by using MSYS2. First, you should have MSYS2 installed and for that you can follow the same previous article.

With MSYS2 installed, go to the Windows Search Bar and look for MSYS2MinGW64. A command-based interface will open. The first step is always updating the package databases using pacman package manager. Use this command:

$ pacman -Syu

It will ask for yes or no as [Y/n], then press Y.

Now to install Icarus Verilog, use this command.

$ pacman -S mingw-w64-x86_64-iverilog

We also need to install GTK Wave for the Signal Waveforms. For that, we will use this command:

$ pacman -S mingw-w64-x86_64-gtkwave

To verify the installation, use the command:

$iverilog -V

You should get the version information. The command we used will automatically install the latest version. Also verify the installation of GTK-Wave with the following command:

$gtkwave

It should open the GTK-Wave window as shown below, which means it has been installed.

Картинка с сайта: learningorbis.com

How to write Verilog Codes:

First, we will see the method where we can write the code on simple text files and then we will integrate Icarus Verilog with Visual Studio Code IDE for better experience.

Use the following steps to write and execute the Verilog Codes in the text file.

Create a Verilog File:

• Go to the folder where you want to keep the files e.g. D:\VerilogCodes
• Create a new text file and name it something like test.v where the extension V is for the Verilog files.
• One very important point here is that you go to “View” tab on your Folder and select the option to view the file name extension.

Картинка с сайта: learningorbis.com

• You would see the file name as test.v.txt which means the format is still .txt. Remove that .txt and ignore any warning. Now the file will be a Verilog extension file.
• Open the file in notepad where we can type the code.
• Copy this basic “Hello World” program in that file. This code is very basic code which simply displays “Hello World” on the screen.

module hello;

initial

  begin

  $display(“Hello, World”);

 $finish ;

end

endmodule

Compile and Run the Verilog file:

It is all command base. You need to open the command prompt or better on MSYS2. For MSYS2, search for MSYS2 MinGW64 on the Windows Search Bar and MSYS2 command prompt will open.

Use the following steps to compile and run the code:

• The first step will be changing the directory to the one having the source file. Use the command cd to change directory followed by the path of the folder as (assuming the path is D:\VerilogCodes):

$ cd/d/VerilogCodes

• To compile the source file test.v available inside the selected folder use this command:

$ iverilog -o test.vvp test.v

(here -o means the output file and we specified the name of the output file as test.vvp. The name is preferably same as of the original source file i.e. test and the extension is VVP which is an intermediate file containing the compiled simulation code. Then we specify the source file which we are compiling i.e. test.v)

• The above command should not generate any error which means the code has been compiled correctly.
• If you go to the folder, you should see the output file test.vvp generated there.

The next step is running the VPP file. For that use the following steps:

• To run the vvp file you created in last step use this command on MSYS2 command prompt:

$ vvp test.vvp

And you should get the Hello World printed on the output as shown here:

Картинка с сайта: learningorbis.com

This was the basic testing. Now let’s do something meaningful and also create the test bench and the waveforms.

Full Adder with Test Bench and Waveforms:

Let’s create a Full Adder circuit code and then create the test bench for it and also view the wave forms. Follow these steps:

Create Source Module:

• Create a file fullAdder.v
• Copy this code:

`timescale 1ns / 1ps

module full_adder (

input  a,

input  b,

input  c_in,

output wire sum,

output wire carry_out

);

// Assign sum using XOR for efficient bitwise addition

assign sum = a ^ b ^ c_in;

// Assign carry based on two-bit product terms for clarity

assign carry_out = (a & b) | (a & c_in) | (c_in & b);

endmodule

This module has three inputs (a, b, c_in) and two outputs (sum and carry_out). The outputs sum and carry_out are as per the full adder equations.

• One important point to mention here is that the name of the module is “full_adder” while the file name is fullAdder.v without any space or underscore. The file name and the module names are different. To compile and use the file we will have to use the file name i.e. fullAdder.v while to use the module in some other module like the test bench, we will use the module name i.e. full_adder. The naming conventions are just personal preferences.
• Now compile the full adder Verilog file using this command:

$ iverilog -o fullAdder.vvp fullAdder.v

• There should not be any error and the output file fullAdder.vvp should have been generated in the folder.
• You may run the VVP file with the command:

> vvp  fullAdder.vvp

But there will be no output since we did not display anything.

Create Test Bench:

Now let’s do the next important step of creating and executing the test bench for the full adder. A test bench in Verilog is another Verilog program which verifies the functionality of the design. Follow these steps:

• Create the Verilog file for the test bench and name it as fullAdderTB.v
• Copy this code:

`timescale 1ns / 1ps

module tb_full_adder;

// Declare testbench signals

reg a, b, c_in;

wire sum, carry_out;

// Instantiate the full adder module

full_adder dut (a, b, c_in, sum, carry_out);

// Apply test stimulus

initial begin

$display(“Testing Full Adder”);

$monitor(“a = %b, b = %b, c_in = %b, sum = %b, carry_out = %b”, a, b, c_in, sum, carry_out);

// Apply various test cases

a = 0; b = 0; c_in = 0; #10;  // Expect sum = 0, carry_out = 0

a = 0; b = 0; c_in = 1; #10;  // Expect sum = 1, carry_out = 0

a = 0; b = 1; c_in = 0; #10;  // Expect sum = 1, carry_out = 0

a = 0; b = 1; c_in = 1; #10;  // Expect sum = 0, carry_out = 1

a = 1; b = 0; c_in = 0; #10;  // Expect sum = 1, carry_out = 0

// … Add more test cases as needed

$finish;

end

endmodule

• Note that the name of this module we specified is “tb_full_adder” which is different from the file name i.e. fullAdderTB.v
• In the code we are instantiating an instance of full adder as: full_adder dut (a, b, c_in, sum, carry_out). The dut is just the variable name; it could be anything. The dut means design under test. Then in the code there is a block inside which we are displaying a simple message followed by a few variable values we want to see, using the monitor function. The monitor function displays all the values specified whenever there is some change in any of the variable values specified. And finally, we are assigning different values to input variables and would like to see the values of output variables.
• After creating the test bench file we need to compile that using this command on MSYS2 command window:

$ iverilog -o fullAdderTB.vcd fullAdderTB.v fullAdder.v

The extension VCD is Value Change Dump file that logs signal value changes over time during a Verilog simulation for waveform analysis and debugging. As the source file, we will have to specify the test bench file but also the full adder module file.

• There should be no error and we should have the VCD file generated in the folder.
• You can run the VCD file on the command prompt as:

$ vvp fullAdderTB.vcd

You will see the output as where we have the display message and then the five variables we specified in the monitor function every time some value is updated:

Картинка с сайта: learningorbis.com

You can verify for any set of three inputs, the carry and sum are correct.

• We got the correct output of the test bench but we need to view the signal values as waveform. For that we first need one change in the test bench code. Before applying different simulation values, we need a couple of lines:

// Dumpfile and dumpvars for waveform generation

initial begin

$dumpfile(“fullAdderTB.vcd”);  // Specify dump file name

$dumpvars(0, tb_full_adder);  // Dump all signals in the testbench

end

We need to add the above lines in the test bench code just after the line full_adder dut (a, b, c_in, sum, carry_out);

Let’s discuss the purpose of the two lines we added. We are specifying a file where the signal values will be saved:

• The first is the dumpfile function where the name of the file should be specified that will hold the values of different variables: $dumpfile(“fullAdderTB.vcd”); We specified the output VCD file.
• The second line is dumpvars function where we specified the name of the module of the test bench meaning all variables of this test bench will be dumped.
• Compile the test bench again since the code has been updated.

$ iverilog -o fullAdderTB.vcd fullAdderTB.v fullAdder.v

• You can run the VCD file if you wish but we want to view the signal waveforms.
• Open the GTK-Wave with the command:

$ gtkwave

This will open the GTK-Wave window.

• You need to drag the VCD file onto this window.
• Double-click the signals from the signals section to view.
• You might initially see the flat lines as shown here:

Картинка с сайта: learningorbis.com

• Use the Zoom buttons and preferably “Fit to Window” option and you should be able to see the waveforms as:

Картинка с сайта: learningorbis.com

Integrating Icarus Verilog with Visual Studio Code (VSC):

You see coding on the text files is very cumbersome and it will be good if we could code this in some IDE like Visual Studio Code. To add the Verilog support, go to the extension tab and search for Verilog. You will see a bunch of extensions. You can choose any of these based on ratings and downloads.

Картинка с сайта: learningorbis.com

After installing the extension you will get the proper IntelliSense help as well.

To run the code, you will have to use the commands on the terminal. For that go to the Menu bar option as TerminalàNew Terminal. It will open the terminal in VSC where you can write all the commands we discussed previously.

All steps are shown in this YouTube video.

30 октября прошло первое занятие Сколковской Школы Синтеза Цифровых Схем. Из-за Ковида его пришлось провести в онлайн-формате. Трансляция первого занятия:

Возможно онлайн-формат — это и к лучшему, так как в офлайне в Технопарке Сколково есть только 25 посадочных мест, и мы приготовили только 25 FPGA плат, а количество заявок привысило 300. Теперь мы на спонсорские деньги от компании Ядро Микропроцессоры и Максима Маслова @Armmaster заказали еще 100 плат и собираемся их раздать бесплатно для занятий дома, преподавателям вузов и руководителям кружков в других городах.

Чтобы быть уверенным, что получатели плат смогут их использовать, мы поставили в качестве пререквизита их получения прохождение короткого онлайн-курса от Роснано (см. детали в хабрапосте Готовимся к Сколковской Школе Синтеза Цифровых Схем: литература, FPGA платы и сенсоры). 40 с чем-то участников школы прошли этот курс и им будут высланы платы, как только заказанные платы прибудут из Китая.

При этом, так как школа уже началась, а до следующего занятия 13 ноября еще есть время, мы решили попробовать другой пререквизит — решение последовательности коротких задач на верилоге, используя не плату, а бесплатный симулятор Icarus Verilog. Всем участникам, которые собираются дойти в курсе до проектирования процессоров, все равно нужно будет освоить механику кодирования на верилоге, а для этого симулятор просто быстрее, чем учить это на FPGA платах.

Картинка с сайта: habr.com

Учить верилог в симуляторе Icarus так же просто, как учить программирование на питоне, за исключением того, что у верилога есть синтезируемое подмножество. То есть не все что вы можете сделать в симуляторе вы можете превратить в схему на фабрике или в прошивку в ПЛИС. Кроме этого в верилоге, в отличие от питона, есть физический тайминг, задержки в пикосекундах и максимальная тактовая частота, которые выясняются во время синтеза, то бишь одной симуляцией для обучения не обойтись. Тем не менее, упражнения на симуляторе — это оптимальный способ набить руку на многих вещах.

Идея та же, что научиться игре в шахматы или игре Го с помощью решения большого количества задач в несколько ходов. В качестве справочника для решения верилоговских задач можно использовать учебник Харрис & Харрис (планшетная версия, краткие слайды для лекций), лабник Цифровой Синтез и книгу Дональда Томаса (PDF начала к ней).

Пререквизит для получения плат будет состоять из двух групп упражнений. Первую группу мы уже выложили в составе пакета упражнений для школы:

ChipEXPO 2021 Digital Design School package v2.3
Ссылка через bit.ly — https://bit.ly/chipexpo2021dds23
Прямая ссылка

Если вы хотите не скачивать готовый пакет, а клонировать его из GitHub с некоторой настройкой, см. в конце поста инструкцию Приложение. Как клонировать пакет упражнений из GitHub и наcтроить его после этого.

Упражнения находятся в директории ce2020labs/quizes/problems_001_011. Это 11 файлов на верилоге. В каждом из них вначале пример модуля, потом незаконченный модуль, который вам нужно изменить (с комментарием TODO), а потом тест (модуль testbench). Как работает тест, вам понимать необязательно, про тесты объяснит Александр Силантьев из МИЭТ и Илья Кудрявцев из Самарского Университета на следующем занятии. Пока все что вам нужно сделать — это:

1. Установить Icarus Verilog по инструкциям ниже. Для него есть версии для Линукса, Windows и MacOS.

2. Прочитать модуль в начале файла.

3. Проконсультироваться со слайдами Александра Силантьева с первого занятия, а также возможно с книгами Харрис & Харрис, лабником Цифровой Синтез и книжкой Дональда Томаса, что все это значит.

4. Прочитать задание под комментарием TODO. Задание я написал на английском, если вы учили в школе другой язык, спросите на телеграм-канале DigitalDesignSchool объяснение задания.

5. Написать код из нескольких строчек под заданием.

6. Под Линуксом или MacOS: запустить скрипт run_all_using_iverilog_under_linux_or_macos_brew.sh . Его можно запустить из командной строки в терминале (на Apple тоже есть приложение Terminal если вы не знали) или просто кликнуть на него из менеджера файлов.

7. Под Windows: запустить пакетный файл run_all_using_iverilog_under_windows.bat . Его можно запустить из командной строки в терминале (на Apple тоже есть приложение Terminal если вы не знали) или просто кликнуть на него из менеджера файлов.

8. Скрипт или пакетный файл создаст файл log.txt с результатами компиляции и симуляции всех 11 файлов. Если что-то не скомпилировалось, там будет сообщение об ошибке syntax error. Если тест не прошел, там будет сообщение FAIL и информация об ожидаемом значении.

9. Когда все тесты пройдут, зазипуйте все что вы написали в один файл и пришлите в емейле мне ( yuri@panchul.com с копией yuri.panchul@gmail.com ), с копией Александру Силантьеву в МИЭТ ( olmer.aod@gmail.com ), Илье Кудрявцеву в Самарский Университет ( rtf@ssau.ru ) и Сергею Иванцу ( sergey.ivanets@gmail.com ) в Черниговский НПУ.

10. Если что-то непонятно, задавайте вопросы в телеграм-канал.

Задачи можно решать с любым симулятором верилога, который поддерживает SystemVerilog. А также c бесплатным симулятором Icarus Verilog, который хотя и не поддерживает весь SystemVerilog, но поддерживает Verilog 2005 с некоторыми элементами SystemVerilog, достаточных для решения наших задач.

.

Icarus Verilog чаcто используют с GTKWave, программой для работы с временными диаграммами. Для первых десяти задач GTKWave нам не понадобится, но его стоит установить вместе с Icarus Verilog на будущее.

Под Linux Icarus Verilog и GTKWave ставится «sudo apt-get install verilog gtkwave».

Версия Icarus Verilog и GTKWave для Windows здесь. !!! Важно !!! Нужно брать свежую версию iverilog-v11-20210204-x64_setup.exe [44.1MB] в которой есть поддержка некоторых конструкций SystemVerilog которые мы используем в примерах.

Icarus можно поставить даже на Apple Mac, что необычно для EDA tools (EDA — Electronic Design Automation). Это можно сделать в консоли с помощью программы brew: brew install icarus-verilog.

Видео установки Icarus Verilog для Windows

Примечание: если видео рекомендует старую версию, нужно скачивать новую (см. выше).

Видео установки Icarus Verilog для MacOS

Примечание: если видео рекомендует старую версию, нужно скачивать новую (см. выше).

Теперь про первые 11 задачек. Общая тема — мультиплексор — блок выбора. Если селектор стоит в 0, на выход идет значение из входа d0, иначе — значение из входа d1. Но даже такую незамысловатую функциональность в верилоге можно выразить минимум пятью способами:

• Через операцию «?» и непрерывное присваивание (continuous assignment) — s001_mux_question.v

• Через оператор «if» и блокирующее присваивание внутри комбинационного always-блока — s002_mux_if.v

• Через оператор «case» и блокирующее присваивание внутри комбинационного always-блокаs — 003_mux_case.v

• Через индекс двумерного массива типа logic — s004_mux_index.v

• И даже просто через логические операции и/или/не, вместе с операцией размножения последовательности битов { n { m } } — что значит «построй последовательность состоящую из n копий последовательности m — s005_mux_gates.v

Картинка с сайта: habr.com

Можно строить большие мультиплексоры с многими входами из мультиплексоров с небольшим количеством входов. Этому посвящено упражнение s006_mux_2n_using_muxes_n.v, которое также вводит иерархию экземпляров модулей:

Картинка с сайта: habr.com

Также можно строить мультиплексоры для широких данных из мультиплексоров для узких данных — про это упражнение s007_mux_using_narrow_data_muxes.v.

Картинка с сайта: habr.com

Выше мы строили мультиплексоры из логических элементов И, ИЛИ, НЕ. А можно ли строить логические элементы И, ИЛИ, НЕ из мультиплексоров? Это посвящены четыре задачки, в которых нужно построить модули, реализующие комбинационную логику И, ИЛИ, НЕ и ИСКЛЮЧАЮЩЕЕ-ИЛИ (xor) только из мультиплексоров, констант 0 и 1, а также соединений между ними:

• s008_not_gate_using_mux.v

• s009_and_gate_using_mux.v

• s010_or_gate_using_mux.v

• s011_xor_gate_using_mux.v

Я не обещаю, что мы дойдем до задачи номер 999 (наверное это будет алгоритм Томасуло, который показывает девушка Ирина на рисунке 7.71 на фотографии ниже, и про который любят спрашивать недавних студентов на собеседованиях в электронные компании) но мы будем работать в этом направлении. Загружаем, приступаем и ждем вас на занятии 13 ноября, которое по-видимому начнется с разбора этих задачек.

Картинка с сайта: habr.com

Приложение. Как клонировать пакет упражнений из GitHub и наcтроить его после этого

Вместо использования готового пакета упражнений (и для симуляции, и для синтеза) вы можете клонировать его код из двух репозиторий GitHub-а:

https://github.com/DigitalDesignSchool/ce2020labs
https://github.com/zhelnio/schoolRISCV

После клонирования вам нужно запустить башевский скрипт ce2020labs/scripts/create_run_directories.bash, находясь при этом в директории ce2020labs/scripts. Этот скрипт создает временные директории run с копиями скриптов для синтеза и симуляции в каждой поддиректории, в которой есть файл top.v. В директориях run потом скапливаются все временные файлы, которые создает Intel FPGA Quartus и другие программы. Сами run директории игнорируются в .gitinfo чтобы случайно не занести временные файлы в github.

Под Линуксом и MacOS скрипт запускается прямолинейно:

cd ce2020labs/scripts
./create_run_directories.bash

Под Windows это тоже будет работать, так как если вы установили Git для Windows то у него внутри есть встроенный интерпретатор bash в директории «C:\Program Files\Git\usr\bin», а также другие нужные для скрипта утилиты: sed и линуксный вариант find. Вам нужно будет точно так же пойти в директорию скрипта и запустить его, используя bash:

cd ce2020labs\scripts
bash create_run_directories.bash

Если у вас под Windows что-то не работает, проверьте, какие директории стоят у вас в path. Вот что стоит у меня:

• C:\Program Files (x86)\Common Files\Oracle\Java\javapath
  Java понадобиться на занятии про архитектуру RISC-V, так как ее использует симулятор RARS

• C:\Program Files\Git\cmd
  C:\Program Files\Git\mingw64\bin
  C:\Program Files\Git\usr\bin

• C:\intelFPGA_lite\20.1\quartus\bin64
  C:\intelFPGA_lite\20.1\modelsim_ase\win32aloem
  ModelSim внутри пакета intelFPGA — это симулятор Verilog, мощнее и быстрее чем Icarus. Однако версия ModelSim в последнем бесплатном пакете intelFPGA не поддерживает черты SystemVerilog, которые мы используем в задачах, например тип logic.

• C:\Program Files (x86)\GnuWin32\bin
  Здесь установлены GNU утилита make.exe, которая нужна для занятий про микроархитектуру RISC-V, а также линуксная версия zip.exe для формирования пакета скриптом create_ce2020labs_zip.bash

• C:\iverilog\bin
  C:\iverilog\gtkwave\bin

Картинка с сайта: habr.com

Как вы относитесь к идее учить язык через решение тысячи задач с повышением сложности?

Проголосовали 67 пользователей. Воздержались 6 пользователей.